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半導体に3次元化の波 インテルら「性能向上のカギ」

半導体の製造技術を巡り、日本企業に新たな商機が訪れている。半導体各社が力を入れるチップの「3次元実装」だ。15日に開幕した半導体の展示会「セミコン・ジャパン」では台湾積体電路製造(TSMC)や米インテルの幹部が講演し、3次元化が半導体の性能向上をけん引するとの見通しを示した。新たな製造技術の開発に向け、装置、素材メーカーの役割も重みを増す。

「3次元実装のエコシステム(生態系)を構築するには、基板、パッケージなどの装置、素材が重要になる」。茨城県つくば市に研究開発の拠点を開いたTSMCのディレクター、クリス・チャン氏はこう強調した。3次元化は同じ基板上により多くのチップを集積させる技術だ。同拠点では半導体を樹脂などでパッケージング(封止)し、基板上に搭載する技術を開発する。

TSMCを筆頭とする半導体大手が3次元化の技術開発に力を入れているのは、スマートフォンをはじめとした最終製品が求める能力向上に、従来の技術開発だけでは間に合わなくなっているためだ。

半導体の性能向上をけん引してきたのは、電子回路を狭める「微細化」の技術だ。ただ、すでに回路幅は数ナノ(ナノは10億分の1)メートル台と、開発のハードルも高くなっている。そのため、1つのチップに微細な回路を集積させるだけでなく、同じ基板上により多くのチップを集積させる技術がカギになっている。

同日講演したインテル幹部のペン・バイ氏は「パッケージング技術の進化が、(性能を約2年で倍増させる)ムーアの法則分の性能を引き出す重要な要素だ」と語った。日本の装置・素材メーカーに向けても投資や同社との協力を急ぐよう求めた。

3次元実装は製造装置や素材メーカーにとって新たな商機となる。半導体の国際団体であるSEMIジャパンは「3D化を含めたパッケージ関連の投資が成長している」と指摘。3次元実装で中心となる封止・組み立ての装置市場は21年に前年比82%増と成長する見通しだ。同分野で強みを持つ日本企業も新たな技術投入に力を入れている。

会場展示でも関連する技術に注目が集まった。ディスコは、パッケージや封止樹脂を薄く削るための研削装置「グラインダー」や加工品などをブース展示した。東京応化工業やJSRは、パッケージの回路形成に使う感光材(フォトレジスト)を紹介。先端パッケージにはチップを電気的につなぐ配線層にも微細化が求められるようになり、3次元化で使用量も多くなる。

精密金型などを手掛けるTOWAは、3次元積層向けの封止技術を展示した。チップ間の細かい隙間にも封止材料を充塡するニーズが高まっており、均一性や脱気性に優れるTOWAの封止装置の引き合いが高まっているという。

「20ナノメートルレベル(の半導体)を生産してよかったねというところで終わりたくない」。開会式では半導体戦略推進議員連盟の会長である甘利明衆院議員が、TSMCの工場誘致についてこう話した。製造基盤をつくるだけでなく、将来技術でどれだけ日本企業が存在感を発揮できるかも、将来の半導体産業を左右する重要なピースとなる。

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