2019年3月24日(日)

半導体、微細化もう限界 高性能化のカギ握る「3次元」

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2014/2/7 7:00
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長らく半導体IC(集積回路)の進化を牽引してきた「微細化(スケーリング)」が、いよいよ限界に近づいてきた。微細化、つまり半導体回路のトランジスターの寸法(プロセスルール)を狭めることは、ICの高性能化に直結する最も重要な技術要素だ。寸法を狭めれば狭めるほど、トランジスターの性能は高まり、1つのチップ内に収まるトランジスターの数も増やせるからである。結果、チップの高性能化や低消費電力化、低コスト化を導く。

図1 Samsungが発表した3次元NANDフラッシュ「V-NAND」

図1 Samsungが発表した3次元NANDフラッシュ「V-NAND」

米Intel(インテル)が1971年に発表した世界初のCPU(中央演算処理装置)「4004」のプロセスルールは10μm(ミクロン)だった。これに対して、同社が2013年に出荷を開始したCPU「Haswell(ハズウェル)」のプロセスルールは22nm(ナノメートル)。トランジスターの寸法は3桁も小さくなった。

しかし、微細化をここまで進めると、電気的な絶縁(リーク電流)など様々な技術的問題が生じてくる。そこで今後、微細化に頼らずにICを進化させる技術として期待されているのが、チップ同士を3次元、つまり立体的に接続する「3次元IC技術」である。

■Samsungが3次元フラッシュ生産開始

現在最も微細化が進んでいるICはNANDフラッシュメモリーである。トランジスター1個で構成するメモリーセルの寸法(ハーフピッチ)はわずか16nmという水準である。これ以上に微細化を進めることは、技術的にもコスト的にも難しく、次の世代ではメモリーセルを立体的に積層した3次元NANDフラッシュメモリーが必要になると考えられている。

NANDフラッシュメモリー大手の韓国Samsung Electronics(サムスン電子)は2013年8月、「Vertical NAND(V-NAND)」と呼ぶ3次元NANDフラッシュの生産に着手したと突如発表し、半導体業界を驚かせた(図1)。

3次元NANDフラッシュメモリーはチップ上に24層や32層、将来的には100層以上ものメモリーセル層を搭載でき、2次元のNANDフラッシュに比べて高集積化が可能とみられている(図2)。しかも、多層構造のメモリーセルを半導体の前工程(ウエハー処理工程)で一括に形成できるため、製造コストも低く抑えられる。

図2 半導体メーカー各社が開発する3次元NANDの構造(資料:有留 誠一、「3次元NANDフラッシュ・メモリ、2015年に本格量産へ」、『半導体ストレージ2014』、pp.34-45)

図2 半導体メーカー各社が開発する3次元NANDの構造(資料:有留 誠一、「3次元NANDフラッシュ・メモリ、2015年に本格量産へ」、『半導体ストレージ2014』、pp.34-45)

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