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半導体、微細化もう限界 高性能化のカギ握る「3次元」

長らく半導体IC(集積回路)の進化を牽引してきた「微細化(スケーリング)」が、いよいよ限界に近づいてきた。微細化、つまり半導体回路のトランジスターの寸法(プロセスルール)を狭めることは、ICの高性能化に直結する最も重要な技術要素だ。寸法を狭めれば狭めるほど、トランジスターの性能は高まり、1つのチップ内に収まるトランジスターの数も増やせるからである。結果、チップの高性能化や低消費電力化、低コスト化を導く。

米Intel(インテル)が1971年に発表した世界初のCPU(中央演算処理装置)「4004」のプロセスルールは10μm(ミクロン)だった。これに対して、同社が2013年に出荷を開始したCPU「Haswell(ハズウェル)」のプロセスルールは22nm(ナノメートル)。トランジスターの寸法は3桁も小さくなった。

しかし、微細化をここまで進めると、電気的な絶縁(リーク電流)など様々な技術的問題が生じてくる。そこで今後、微細化に頼らずにICを進化させる技術として期待されているのが、チップ同士を3次元、つまり立体的に接続する「3次元IC技術」である。

Samsungが3次元フラッシュ生産開始

現在最も微細化が進んでいるICはNANDフラッシュメモリーである。トランジスター1個で構成するメモリーセルの寸法(ハーフピッチ)はわずか16nmという水準である。これ以上に微細化を進めることは、技術的にもコスト的にも難しく、次の世代ではメモリーセルを立体的に積層した3次元NANDフラッシュメモリーが必要になると考えられている。

NANDフラッシュメモリー大手の韓国Samsung Electronics(サムスン電子)は2013年8月、「Vertical NAND(V-NAND)」と呼ぶ3次元NANDフラッシュの生産に着手したと突如発表し、半導体業界を驚かせた(図1)。

3次元NANDフラッシュメモリーはチップ上に24層や32層、将来的には100層以上ものメモリーセル層を搭載でき、2次元のNANDフラッシュに比べて高集積化が可能とみられている(図2)。しかも、多層構造のメモリーセルを半導体の前工程(ウエハー処理工程)で一括に形成できるため、製造コストも低く抑えられる。

3次元NANDは3次元ICではない?

ところが、半導体業界では3次元NANDフラッシュを3次元ICと呼ぶことは少ない。「モノリシック3D IC)などと区別しているのだ。半導体業界では通常、3次元IC(3D IC)といった場合はチップを積層し、垂直にチップを貫通して電気的に接続する「TSV(Si貫通ビア)」やマイクロバンプなどを適用した構造を指すことが多い。

この理由は定かではないが、前工程でトランジスターを積層する3次元NANDのような手法を、一般のICに適用することは難しいという背景があるのかもしれない。例えば、CPUやDRAMなどのICの場合、高品質なトランジスターはSi(シリコン)基板表面に1層分しか作れないため、チップ上でトランジスターを多層化することは、今のところ難しい。

Intelが22nm世代のCPU「Ivy Bridge」で導入した3次元チャネル構造のトランジスター「Tri-Gate」も、Si基板上に1層分しか作れないという点では従来と変わらない。

一方、NANDフラッシュの場合はそれほど高品質なトランジスターが必要なく、多結晶Si柱の側壁に形成した多数のトランジスターを利用できるため、3次元化しやすいという事情がある。

高速・低消費電力で動かせることが重要

では、チップを単に積層すれば3次元ICかというと、これもまた違う。すでにスマートフォン(スマホ)の心臓部であるアプリケーションプロセッサーとDRAMは積層されているし、NANDフラッシュメモリーは一つのパッケージの中に16~17枚ものチップが積層されている。

これらは通常、3次元ICとは呼ばない。チップまたはパッケージ同士を「ワイヤーボンディング」や「フリップチップ」といった一般的な半導体パッケージ技術(またはボード実装技術)で接続しているからだ。

3次元ICでは、これよりも高密度かつ短距離でチップ同士を接続できるTSVやマイクロバンプといった技術を用いる。この接続技術の違いによって、3次元ICでは複数のチップをあたかも1チップ品のように高速・低消費電力で動かせる。この点こそが、3次元ICが2次元の微細化に頼らずにICを進化させられる原動力といえる。

処理性能10倍の高性能メモリー

3次元ICの代表例は、米Micron Technology(マイクロン・テクノロジー)が2013年9月にサンプル出荷を開始した高性能メモリー「Hybrid Memory Cube(HMC)」だ。

HMCはコントローラーロジックと複数のDRAMチップをTSVおよびマイクロバンプで積層接続した構造を採る。コントローラーロジックとDRAMをTSVで高密度に接続しているため、消費電力を抑えながらメモリーバンド幅を160Gバイト/秒に改善できる。

HMCを評価した国内大手機器メーカーの技術者によると、メモリーバンド幅がボトルネックになりやすいスーパーコンピューター(スパコン)やネットワーク機器などの用途では、従来のDDR3 SDRAMモジュールを使った場合に比べて、処理性能を約10倍に改善できるという。

3次元ICでは、チップ同士を高密度に接続する技術が極めて重要になる。その主役として期待されているTSV技術は、残念ながらコストが高いという課題を抱えている。TSVそのものの加工コストもあるが、TSVの加工やチップの接続に伴い良品チップが不良品になってしまう"損失コスト"が大きい。

過去、スマホ向けのアプリケーションプロセッサーでTSVを採用するとの見通しがあったが、こうした点が問題となり、実現しなかった。現在、TSV技術はHMCをはじめとする高性能IC用途を中心に限定的に利用されているのが実情である。TSV技術が広く普及するためには、TSVプロセスの歩留まりを十分に高める必要があり、これにはまだ数年の時間がかかりそうだ。

重要度増す高密度接続技術

こうした状況の中、コストの高いTSVを使わずに、いかに3次元ICを実現するかという議論も起きている。例えばFPGA(書き換えの可能な集積回路)メーカーの米Altera(アルテラ)では、FPGAとASICを互いに向き合わせてマイクロバンプで接続する「CoC(chip on chip)」技術の開発を加速させている(図3)。

この場合、2チップの積層しかできないが、TSVを使わずにチップ間を高いバンド幅でつなぐことができる。CoC自体はソニー・コンピュータエンタテインメントが携帯ゲーム機「PSP」向けに2005年ころから採用するなど、必ずしも新しい技術ではない。実績の高い技術を使うことで3次元ICのコストを抑える狙いがある。

チップ間を高密度に接続できれば、無理にチップを積層しなくてもいいという考え方もある。高密度のSiインターポーザー(Si製の実装基板)上に複数のチップを平置きで配置する「2.5次元IC」と呼ぶ技術がこれに当たる。

Siインターポーザーは配線層のみを持つ「Siチップ」であることから、2.5次元ICはチップ同士を積層した構造と見ることもできる。例えば、米Xilinx(ザイリンクス)はこの技術を使った大規模FPGAをすでに量産している(図4)。

ただし、SiインターポーザーにはTSVが必要であり、現状ではコストが高い。このため、最近では低コストで製造できる可能性があるガラスインターポーザーを開発する動きや、従来の有機インターポーザー(パッケージ基板)を高密度化して利用する動きが活発化している。

さらにインターポーザーを使わずに、ウエハー処理プロセスによって、平面状に並べたチップ間の配線を行う「FO-WLP(fan-out wafer level package)」技術もある。例えばAlteraは、IntelのTri-Gate技術で製造する14nm世代のFPGAにおいて、FPGAとASICをFO-WLP技術で接続することを検討している。

こうなると、もはや3次元ICとは言えないかもしれないが、チップ間を高密度に接続する技術は開拓の余地が大きい。ICの微細化が限界に近づく中、こうしたチップ間接続技術の開発はますます重要になるだろう。

(日経BP半導体リサーチ 木村雅秀)

[Tech-On!2014年1月24日付の記事を基に再構成]

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